Extraindo checagens de paridade a cada 400 ns para corrigir erros físicos de bit-flip e phase-flip antes que corrompam dados lógicos.
Decodificadores devem resolver problemas de grafos em menos de 1 µs. Nossa pipeline em FPGA UltraScale+ entrega vetores em 380 ns.
Em vez de mover qubits fisicamente, o hipervisor altera estabilizadores de borda unindo ou dividindo reticulados sem movimento físico.